プレスリリース

2007年2月13日

45nmプロセス世代のバルクCMOSで
オンチップ用途SRAMの動作安定化技術を開発

世界最小レベルのメモリセル面積でも、
温度変化やプロセスばらつきに対する安定動作を実現

45nmオンチップ用途SRAM試作チップ (約25KB)

  株式会社ルネサス テクノロジ (本社:東京都千代田区、会長&CEO 伊藤 達/以下、ルネサス テクノロジ) と松下電器産業株式会社 (本社:大阪府門真市、代表取締役社長 大坪 文雄/以下、松下) は、このたび、SoC (system-on-a-chip) やマイコンに搭載する SRAM (Static Random Access Memory) について、45nm (ナノメートル) プロセス世代のバルク CMOS(注1) で安定した動作を実現する技術を開発しました。
  本技術を用い、45nm CMOSプロセスで 512K ビット SRAM を試作した結果、メモリセル面積が 0.327μm2 、および加工寸法のマージン(余裕) を削減した世界最小レベルとなる 0.245μm2 のいずれの SRAM においても、プロセスのばらつきに対して動作電圧範囲のマージンが拡大し、-40℃〜125℃ の広い温度変化に対して安定した動作を実現することを確認しました。 これにより、45nmプロセス世代における SRAM の実用化の見通しを得るとともに、本技術はバルク CMOS を採用するため、低コストで高性能な SoC を実現可能とするものです。
  本成果は、2月11日から米国サンフランシスコで開催されている国際固体素子回路会議 「2007 IEEE International Solid-State Circuits Conference (ISSCC)」 において、発表致します。


 LSI の製造プロセスは、微細化に伴いトランジスタ特性、特にしきい値電圧(Vth)(注2) のばらつきが大きくなるという問題があり、ばらつきとしては、主に以下の 2 種類があります。

  1. グローバル Vth ばらつき:
  2. トランジスタのゲート長、ゲート幅などの形状の微小なばらつきによりチップ毎あるいはウェハ毎に生じるもので、チップ内では同一方向に変動するばらつきです。

  3. ローカル Vth ばらつき:
  4. 半導体に含まれる不純物の状態の揺らぎなどに起因し、隣接かつ同一形状のトランジスタでも発生するもので、方向性がなく不規則に起こります。以前は、グローバル Vth ばらつきが主な問題でしたが、トランジスタの微細化が進むにつれ、90nmプロセス世代以降では、ローカル Vth ばらつきの問題が顕在化しています。 一方、SRAM は、SoC やマイコンに必ず搭載される重要な回路であり、搭載容量はデバイスの高機能化にしたがい、今後もますます増加する傾向にあります。しかし、プロセスの微細化にともなう Vth ばらつきの増大によって SRAM を安定動作させることが困難になっており、微細プロセスによる高性能デバイスを実現するためには、Vth ばらつきの問題を解決することが必須の課題です。 このため、業界では安定動作化のための技術開発が活発に行われてきましたが、次世代の 45nmプロセスでは、ばらつきの問題に対して、さらなる技術開発が必要でした。


 このような背景から、ルネサス テクノロジと松下は、45nmプロセス世代で、世界最小レベルの小面積メモリセル ( 6 トランジスタ型) 、ならびに、プロセスのばらつきや温度変化に対して安定した動作を実現する SRAM 設計技術を開発しました。技術の内容は以下のとおりです。

  1. ばらつきに連動して自動調整を行うリード・アシスト回路
  2. ローカル Vth ばらつきが増大するとメモリセルの電気的特性が非対称になります。非対称性はメモリセル動作の安定性を悪化させ、対称性が非常に悪い場合は、読み出し時にメモリセルのデータを破壊する現象を発生させます。一方、メモリセルの安定性と読み出し動作の高速化を実現する方法は相反しています。

  • 安定性: NMOS トランジスタの Vth が高いほど安定し、またアクセス信号であるワード線(注3) の電位が低いほど安定することが知られています。
  • 読み出し動作速度: NMOS トランジスタの Vth が低いほど、またワード線の電位が高いほど速くなります。

この課題に対する 1 つの方法として、ワード線の電位を Vth の高低に応じて自動的に変化させるリード・アシスト回路と呼ばれる方式があります。これまでのリード・アシスト回路は、トランジスタだけによる構成であり、微細化にしたがってトランジスタの製造ばらつきによる影響がより大きくなるため、動作の安定性を妨げます。
今回、受動素子の抵抗を採用したリード・アシスト回路を新たに考案しました。抵抗素子のレイアウトをメモリセルのレイアウトと類似した形状で構成しており、メモリセルのばらつきと抵抗値の変動が連動するため、ばらつきの影響を低減します。 本回路により、温度変化やプロセスばらつきに対して自動的に電圧を調整する機能を実現でき、読み出し動作について、温度の変化やプロセスばらつきが増大してメモリセルにおける電気的特性の対称性が悪化しても、広い動作条件でメモリセルの安定性を確保することが可能になりました。

  • 電源配線を階層化したライト・アシスト回路
  • ローカル Vth ばらつきによるメモリセルの対称性の悪化は、メモリセルへのデータの書き込み動作にも悪影響を及ぼします。 例えば、データが ”1” の書き込みは容易でも、データが ”0” の書き込みは困難、もしくは全く書き込めなくなるという現象が起きます。 この課題に対する 1 つの方法としては、ライト・アシスト回路と呼ぶ方法があります。一般的にメモリセルへの書き込みは、メモリセルの電源電位を下げることで容易になり、これを利用したライト・アシスト回路として下記の方式が用いられています。

    1. 書き込み時にメモリセルの電源配線を列単位で主電源から切り離し、
    2. 予めグラウンド電位(0V) が与えられた別の配線と接続、
    3. この別配線の対地容量を利用して電位を高速に引き下げる。

    しかし、45nm世代の微細プロセスでは、メモリセルアレイの構成がさらに大きくなり電源線の容量が増加します。このため、従来技術では電源電位が十分に下がらず、かつ電位を変化させるための時間が長くなるため、安定した書き込み動作と高速動作の両方が難しくなります。
    今回、列単位の電源線に、必要箇所のみ切り離せるよう、さらに細分化 (8分割) した電源線を加え、階層構造の電源配線としました。 必要箇所の電源線のみとしたことで電源線の容量を低減できるため、電源線の電位を低電位まで高速に下げることができます。 さらに、最悪条件 (-40℃、最低電源電圧、プロセス最悪条件) のもとでも、本回路を採用しない場合に比べて、書き込み動作速度の大幅な改善を実現したことを確認しました。

     本技術は、SoC 等のオンチップ SRAM について、45nm以降のプロセスの微細化にともなう課題に対応したもので、今後の更なる微細プロセスによる SoC の実現に寄与する技術として期待できるものです。


    【注記】

    (注1) バルク CMOS:

    バルクシリコンを使用したCMOS (Complementary Metal Oxide Semiconductor: 相補型金属酸化膜半導体)。
    バルクシリコンは、通常のシリコンデバイスに用いる単結晶シリコンウェハを、SOI (Silicon On Insulator) ウェハと区別して、バルクシリコン (または、バルクシリコンウェハ) と呼びます。

    (注2) しきい値電圧 (Vth):

    トランジスタがオン/オフする境界の電圧

    (注3) ワード線:

    2次元状に並んだメモリセルアレイの中から一列を選択するための制御信号線。メモリセルは、ワード線とビット線の交点に置かれており、読み出し/書き込みを行うアドレスに対応するワード線の電圧を上げることで、読み出し/書き込みが可能になる。

    * 記載の製品名、会社名、ブランドは、それぞれの所有者に帰属します。


    【問い合わせ先】

    株式会社ルネサス テクノロジ  経営企画本部 経営企画統括部 広報・宣伝部 [担当:佐藤]
    〒100-6334  東京都千代田区丸の内二丁目4番1号(丸ビル)
    電話 03-6250-5554 (ダイヤルイン)
    E-mail: csc@renesas.com
    
    松下電器産業株式会社 半導体社 企画グループ 広報チーム[担当:中小路] 〒617-8520 京都府長岡京市神足焼町1 電話 075-951-8151 E-mail: semiconpress@ml.jp.panasonic.com