パナソニック株式会社(本社:大阪府門真市、代表取締役社長:大坪 文雄)と株式会社ルネサス テクノロジ(本社:東京都千代田区、会長&CEO:伊藤 達)は、1998年よりプロセス技術の共同開発を継続しており、次世代の32nmシステムLSIプロセスの要素技術についての共同開発におきまして、この度、32nm世代のトランジスタ技術などについて量産への適用目処を得ることができました。
32nm世代のシステムLSIは、微細化によるコストダウンと性能向上が期待できるものの、生産技術的には多くの課題が存在しています。特に、トランジスタのゲートリークや電気的特性のばらつきなど、従来の技術的な限界を打破するために、新しい材料の導入や技術の開発が必要とされています。しかし、新しい材料の導入は技術的にも難しく、32nm世代のトランジスタ性能を得るための技術的な難易度は、従来以上に高くなっています。
このような状況下、今回、32nmシステムLSIプロセスにおけるトランジスタ構造において新たに開発した技術は、Metal/High-k(注1)ゲートスタック構造を有するトランジスタ技術と新規材料である超Low-k(注2)材料を用いた配線技術です。32nm世代のCMOS(Complementary Metal Oxide Semiconductor)の一種であるCMIS(Complementary Metal Insulator Semiconductor:相補型金属絶縁膜半導体)(注3)向け技術として、従来のシリコン酸化膜系ゲート絶縁膜を有するトランジスタ構造を発展させ、Metal/High-kゲートスタック構造を持つトランジスタに原子レベルの超薄膜キャップ層(注4)を最適な条件下で追加させたものです。このキャップ層の導入により、実用化に適するトランジスタの信頼性の向上、および大規模回路を動作させるためのトランジスタ間の電気的特性のばらつきを抑制できることが確認できました。
両社は、ルネサス テクノロジ設立以前の1998年に次世代システムLSI技術の共同開発に合意し、以来、2001年に130nm DRAM混載プロセス、2002年に90nmシステムLSIプロセス、2004年に90nm DRAM混載プロセス、2005年に65nmシステムLSIプロセス、2007年に45nmシステムLSIプロセスをそれぞれ開発完了し、着実に開発成果を挙げてきました。
今回の共同開発成果である32nmシステムLSIプロセスは、両社の最先端モバイルやデジタル家電用のシステムLSIへの適用を予定しています。
今後、両社は従来の技術の蓄積と今回の成果、長年に亘り培ったパートナーシップをベースとし、効率的な先端技術の開発を行い早期の量産をそれぞれ目指します。
- (注1):Metal/High-k;
- 電界効果型トランジスタのゲート電極およびゲート絶縁膜のスタック構造を表し、ゲート電極には金属を用い、ゲート絶縁膜にHigh-k材料を用いる。High-k材料としてはHf(ハフニウム)系を用いることが多い。
- (注2):超Low-k;
- 誘電率の低い配線間絶縁膜材料のうち、さらに誘電率を小さくした材料。
- (注3):CMIS;
- ゲート電極が絶縁膜で電気的に分離された相補型電界効果型トランジスタ。CMOSは、CMISのゲート絶縁膜にシリコン酸化膜を用いたもの。
- (注4):超薄膜キャップ層;
- トランジスタのしきい値調整のために導入する薄膜層。トランジスタの信頼性向上や電気特性のばらつきの制御に寄与する。
以上
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